作者：朱晓明 来源：硬件十万个为什么
电源完整性在现今的电子产品中相当重要。有几个有关电源完整性的层面：芯片层面、芯片封装层面、电路板层面及系统层面。在电路板层面的电源完整性要达到以下三个需求：
1、使芯片引脚的电压噪声+电压纹波比规格要求要小一些（例如芯片电源管脚的输入电压要求1V之间的误差小于+/-50 mV）
2、控制接地反弹（地弹）（同步切换噪声SSN、同步切换输出SSO）
3、降低电磁干扰（EMI）并且维持电磁兼容性（EMC）：电源分布网络（PDN）是电路板上最大型的导体，因此也是最容易发射及接收噪声的天线。
“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。
当器件输出端由一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。对于任何形式封装的芯片，其引脚必会存在电感电容等寄生参数，而地弹主要是由于GND引脚上的阻抗引起的。集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
我们可以用下图来直观地解释一下。图中开关Q的不同位置代表了输出的“0”“1”两种状态。假定由于电路状态转换，开关Q接通RL低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感LG，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
芯片A的输出变化，产生地弹。这对芯片A的输入逻辑是有影响的。接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就像输入信号本身叠加了一个与地弹噪声相同的噪声。
电路板设计中，都有电源分配网络系统。电源分配网络系统的作用就是给系统内所有器件或芯片提供足够的电源，并满足系统对电源稳定性的要求。
我们看到电源、GND网络，其实分布着阻抗。
电源噪声余量计算：
1、芯片的datasheet会给一个规范值，通常是5%；要考虑到稳压芯片直流输出误差，一般是+/_2.5%，因此电源噪声峰值幅度不超过+/_2.5%。
2、如芯片的工作电压范围是3.13~3.47，稳压芯片标出输出电压是3.3V，安装在电路板后的输出电压是3.36V。容许的电压的变化范围是3.47-3.36=110mv。稳压芯片输出精度是+/_1%，及3.36* +/_1%=+/_33.6mv。电源噪声余量为110-33.6=76.4mv。
计算电源噪声要注意五点
（1）稳压芯片的输出的精确值是多少。
（2）工作环境是否是稳压芯片所推荐的环境。
（3）负载情况是怎么样，这对稳压芯片输出也有影响。
（4）电源噪声最终会影响到信号质量。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加，因此不能把所有噪声余量留给电源系统。
（5）不同的电压等级对电源噪声要求也不样，电压越小噪声余量越小。模拟电路对电源要求更高。
电源噪声来源
（1）稳压芯片输出的电压不是恒定的，会有一定的纹波。
（2）稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源响应的频率一般在200Khz以内，能做正确的响应，超过了这个频率则在电源的输出短引脚处出现电压跌落。
（3）负载瞬态电流在电源路径阻抗和地路径阻抗产生的压降。
（4）外部的干扰。
有源器件在开关时产生的高频开关噪声将沿着电源线传播。
去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播，和将噪声引导到地。
电容去耦是解决电源噪声的主要方法。这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。
一种解释是储能，当负载发生瞬态电流变化时，电源不能及时满足负载的瞬态电流的要求，可根据公式I=Cdv/dt，此时电容二端存在电压的变化，电容开始放电，及时提供负载电流。
一种解释是阻抗，如图43.3所示，把负载芯片拿掉，从AB二点向左看去，稳压电源及电容可以看成一个复合电源系统，无论AB二点负载电流如何变化，根据公式△V=Z *△I，都保证AB二点电压稳定及AB二点电；压变化很小。
1）从储能的角度来说明电容退耦原理
在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。
只要电容量C足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求。这样就保证了负载芯片电压的变化在容许的范围内。这里，相当于电容预先存储了一部分电能，在负载需要时释放出来，即电容是储能元件。储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。
从储能角度理解电容容易造成一种错觉，认为电容越大越好。而且容易误导大家认为储能作用发生在低频段，不容易向高频扩展。实际上，从储能角度理解，可以解释任何电容的功能。
假设在低频段，如几十千赫兹，由于低频信号在电感上产生的感抗可以忽略，所以在低频段电容的ESL可以近似等于0。当负载瞬间（几十千赫兹）需要大电流时，电容可以通过ESR向负载供电，供电的实时性很高，eSR只是消耗了一部分电量，但不影响供电的实时性。由于频率比较低，所以放电时间也比较长（频率的倒数），所以需要电容的容量较大一些，可以长时间放电。所以，低频段储能好理解。
同样大的电容，假设负载突变的频率较高（几十兆赫兹或更高），那么当负载顺时变化时（几十兆赫兹或更高），ESL上形成的感抗不容忽视，这个感抗会产生一个反向电动势去阻止电容向负载供电，所以负载上实际获得的电流的瞬态性能比较差，即，电容的电流无法供应瞬间的电流突变，尽管电容容量很大，但由于ESL较大，此时的大容量储能发挥不了作用。实际上，频率较高，电容给负载供电的时间缩短（频率的倒数），也不需要电容有那么大的储能。对于高频，关键的因素是ESL，要降低电容的ESL，选择小封装的小电容，ESL显著降低，这就是为什么我们高频选择小电容的原因，另外走线长度引入的电感也会折算到ESL参数里，所以小电容一定要靠近芯片管脚。
从储能的这个角度理解甚至可以扩展到pF级电容。理论上假设不存在ESR，ESL及传输阻抗为0，则一颗大电容完全胜任所有频率。但这种假设并不存在。所以，电路中需要大小电容合理搭配去应对不同频率下的负载的能力供给。而且电容越靠近负载，传输线的等效电感，电阻的影响就越小。
2）从阻抗的角度来说明电容退耦原理
如图所示，从负载电路往电源策看过去，稳压电源及电容退耦系统一起，可以看成一个复合的电源系统。这个电源系统的特点是：由于电容的存在，不论负载瞬态电流如何变化，都能保证AB两点间的电压保持稳定，即AB两点间电压变化很小。
假设供电源是一个理想的电压源，即Z=0，且假设传输途径的阻抗也为0，那么负载不论怎么变化，变化速度有多快，电压源都能够反应过来，并且确保A，B两点电压始终恒定。但实际上电源内阻并不为零，而且传输线也不是理想的，而且这些影响因素是个复数，与频率相关，所以就出现了电源的PDN阻抗。
我们的最终设计目标是，不论负载瞬态电流如何变化，都要保持负载两端电压变化范围很小，这个要求等效于电源系统的阻抗Z要足够低。我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低了电源系统的阻抗。另一方面，从电路原理的角度来说，可得到同样结论。电容对于交流信号呈现低阻抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗。
从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便。实际上，电源分配系统设计的最根本的原则就是使阻抗最小。最有效的设计方法就是在这个原则指导下产生的。
去耦电容的容值计算
去耦的初衷是：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。使用表达式：
C⊿U=I⊿t
由此可计算出一个IC所要求的去耦电容的电容量C。
⊿U是实际电源总线电压所允许的降低，单位为V。
I是以A（安培）为单位的最大要求电流；
⊿t是这个要求所维持的时间。
去耦电容容值计算方法：推荐使用远大于1/m乘以等效开路电容的电容值。此处m是在IC的电源插针上所允许的电源总线电压变化的最大百分数，一般IC的数据手册都会给出具体的参数值。
等效开路电容定义为：
C=P/(fU^2) 式中：
P——IC所耗散的总瓦数；
U——IC的最大DC供电电压；
f——IC的时钟频率。
电容的容值选择一般取决于电容的谐振频率。
不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：
需要注意的是数字电路的去耦，低的ESR值比谐振频率更为重要，因为低的ESR值可以提供更低阻抗的到地通路，这样当超过谐振频率 的电容呈现感性时仍能提供足够的去耦能力。降低去耦电容ESL的方法 ：
去耦电容的ESL是由于内部流动的电流引起的，使用多个去耦电容并联的方式可以降低电容的ESL影响，而且将两个去耦电容以相反走向放置在一起，从而使它们的内部电流引起的磁通量相互抵消，能进一步降低ESL。（此方法适用于任何数目的去耦电容）
很多相同的电容值并联有效的减小阻抗，63个0.0316uf小电容（每个电容ESL为1nh）并联效果相当等于一个具有0.016nh的1.9894uf的电容。
单个电容与多个并联电容阻抗特性图
下图中，左边谐振点之前，二个电容呈电容性，右边谐振点之后，二个电容呈电感性。在交叉点处，左边曲线的电容呈电感性，右边曲线呈电容性，此时相当于LC并联电路，对于并联电路来说，当L与C的电抗相等时，发生并联谐振，此谐振称为反谐振。
不同电容并联，其阻抗曲线底部要比单个电容要平坦得多（虽然存在一个反谐振点，有个阻抗尖峰），因而更能有效地在很宽的频率范围内减小阻抗。
在反谐振点处，并联电容的阻抗无限大，反谐振现象是使用并联去耦不足之处。
因此在并联电容去耦电路中，应尽量减小反谐振点阻抗，合理选择电容。
用一个电容组合的例子。这个组合使用的电容为：2个680uf钽电容，7个2.2uf陶瓷电容（0805封装），13个0.22uf陶瓷电容（0603封装），26个0.022uf陶瓷电容（0402）。图中上部平坦的曲线是680uf电容的阻抗曲线，其它三个容值的曲线为为图中三个V字曲线，从左到右2.2uf →0.22uf → 0.022uf。总的阻抗曲线为底部粗包路线。
这个组合实现了在500K到150M范围内保持阻抗在33毫欧以下，到500M处，阻抗上升到110毫欧，从图中看反谐振点控制的很低。
IC去耦电容的数目选择在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电源引脚最好分配一个去耦电容，但是在实际情况中，却经常看到去耦电容的数目要少于电源引脚数目的情况。去耦电容数目选择依据：在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候，可以适当削减电容的数目，具体情况应该根据芯片上电源引脚的具体分布决定，因为厂家在设计IC的时候，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。
电容的安装方法电容的摆放对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍 远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。另外的一个原因是：如果去耦电容离IC电源引脚较远，则布线阻抗将减小去耦电容的效力。
还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都 是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。电容的安装
在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。放置过孔的基本原则就是让这一环路面积最小，进而使总的寄 生电感最小。
对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍 远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。另外的一个原因是：如果去耦电容离IC电源引脚较远，则布线阻抗将减小去耦电容 的效力。
还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都 是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。电容的安装
在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。放置过孔的基本原则就是让这一环路面积最小，进而使总的寄 生电感最小。
电容的去耦半径
第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽量 用这种方法。
最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接可能会出现问题，是否使用要看加工能力和方式。推荐使用第三种和第四种方法。
需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何情况下都不要这样做。最好去想办法优化电容组合的设计，减少电容数量。由于印制线越宽，电感越小，从焊盘到过孔的引出线尽量加宽，如果可能，尽量和焊盘宽度相同。这样即使是0402封装的电容，你也可以使用20mil 宽的引出线。
注意：小尺寸电容禁止在两个焊盘间打孔，因为容易引起短 路。
对于大尺寸的电容，比如板级滤波所用的钽电容，推荐用图18中的安装方法。注意：小尺寸电容禁止在两个焊盘间打孔，因为容易引起短 路。
电容的去耦半径
电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电 容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压 扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有 一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。设自谐振频率为f，对应波长为λ，补偿电流表达式可写 为：
其中，A是电流幅度，R为需要补偿的区域到电容的距离，C为信号传播速度。当扰动区到电容的距离达到λ/4时，补偿电流的相位为π，和噪声源相位刚好差180度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的 能量无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能小，最好是同相位的。距离越近，相位差越小，补偿能量传递越多，如果距 离为0，则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容尽可能近，要远小于λ/4。实际应用中，这一距离最好控制在λ/40-λ/50之间， 这是一个经验数据。
例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为 7.95ps。假设信号在电路板上的传播速度为166ps/inch，则波长为47.9英寸。电容去耦半径为47.9/50=0.958英寸，大约等于 2.4厘米。本例中的电容只能对它周围2.4厘米范围内的电源噪声进行补偿，即它的去耦半径2.4厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电 容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们不太关注大电容在电路板上放置位置的原因。对于小电容，因去耦半径很小， 应尽可能地靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能靠近芯片放置。
综上所述，在选择去耦电容时，需要考虑的因素有电容的ESR、ESL值，谐振频率，布局时要注意根据IC电源引脚的数目和周围布局 空间决定去耦电容数目，根据去耦半径决定具体的布局位置。
高速IC 的电源管脚，需要足够多的去耦电容，最好能保证每个管脚有一个。实际的设计中，如果没有空间摆放，可以酌情删减。
IC 电源管脚的去耦电容的容值通常都会比较小，如0.1μF、0.01μF等。对应的封装也都比较小，如0402封装、0603封装等；在去耦电容摆放时，扇孔、扇线应该注意以下几点。
（1）尽可能靠近电源管脚放置，否则可能起不到去耦的作用；理论上讲，电容有一定
的去耦半径范围，毕竟我们用的电容、器件不是理想的，所以还是严格执行就近原则。
（2）去耦电容到电源管脚引线尽量短（第（1）点也是这个目的），而且引线要加粗，通常线宽为8～15mil（1mil=0.0254mm）；加粗目的在于减小引线电感，保证电源性能。
（3）去耦电容的电源、地管脚，从焊盘引出线后，就近打孔，连接接到电源、地平面上。这个引线同样要加粗，过孔尽量用打孔，如能用孔径10mil 的孔，就不用8mil 孔。
（4）保证去耦环路尽量小。
常见的器件摆放的实例如图所示。
去耦电容和IC在同一面
去耦电容和IC不在同一层面
去耦电容和IC不在同一层面
图示例为SOP封装的IC去耦电容的摆放方式，QFP等封装的也类似。
常见的BGA封装，其去耦电容通常放在BGA下面，即背面。由于BGA 封装管脚密度大，一般放的不是很多，力争多摆放一些，如图48.5所示。
BGA 封装下面的去耦电容
有时为了摆放去耦电容，可能需要移动BGA的fanout（扇出），或者两个电源、地管脚共用一个VIA。
采用小封装和小容值的去耦电容靠近电源管脚，有助于优化高频噪声去耦效果，并提供对瞬时电流需求的快速响应。这样的设计有助于维持用电器件的稳定性和性能。
用一个电容组合的例子。这个组合使用的电容为：2个680uf钽电容，7个2.2uf陶瓷电容（0805封装），13个0.22uf陶瓷电容（0603封装），26个0.022uf陶瓷电容（0402）。图中上部平坦的曲线是680uf电容的阻抗曲线，其它三个容值的曲线为为图中三个V字曲线，从左到右2.2uf →0.22uf→ 0.022uf。总的阻抗曲线为底部粗包路线。
这个组合实现了在500K到150M范围内保持阻抗在33毫欧以下，到500M处，阻抗上升到110毫欧，从图中看反谐振点控制的很低。
